ВИХАРЕВ Л.В. МИКРОСХЕМЫ ДЛЯ ПРЕЦИЗИОННОГО ИЗМЕРЕНИЯ, http://www.compitech.ru. SU 1317660 А1, 15.06.1987. SU 416861 A1, 25.02.1974. US 2009154300 A1, 18.06.2009. US 2011040509 A1, 17.02.2011.
Имя заявителя:
Учреждение Российской Академии Наук (УРАН) Петербургский ин-т ядерной физики им. Б.П. Константинова РАН (RU)
Изобретатели:
Савельева Татьяна Васильевна (RU) Марченков Василий Васильевич (RU) Соловей Валерий Анатольевич (RU)
Патентообладатели:
Учреждение Российской Академии Наук (УРАН) Петербургский ин-т ядерной физики им. Б.П. Константинова РАН (RU)
Реферат
Изобретение относится к области измерительной техники и может быть использовано в экспериментальной физике, а также в других областях науки и техники при измерении интервалов времени с помощью двухотсчетных измерительных устройств, т.е. устройств, включающих в себя интерполятор. Изобретение направлено на повышение точности измерения интервалов времени, что обеспечивается за счет того, что в интерполятор прямого кодирования для измерения интервалов времени, включающий набор триггеров TR D-типа, неинверсный элемент задержки DLY логического сигнала, введены два двухвходовых неинверсных элемента логического суммирования OR1 и OR2, причем один вход первого неинверсного элемента логического суммирования OR1 и вход неинверсного элемента задержки логического сигнала DLY объединены и являются первым входом интерполятора для подключения внешнего источника сигнала интерполируемого интервала времени положительной полярности, а выход неинверсного элемента задержки DLY логического сигнала соединен с другим входом первого неинверсного элемента логического суммирования OR1 и с объединенными между собой двумя входами второго неинверсного элемента логического суммирования OR2, выход которого соединен с С-входом первого триггера TR1 D-типа. При этом все триггеры TR D-типа последовательно соединены прямым выходом каждого предыдущего триггера с С-входом последующего триггера, D-входы всех вышеупомянутых триггеров объединены между собой и соединены с выходом первого неинверсного элемента логического суммирования OR1, PR-входы предустановки вышеупомянутых триггеров объединены между собой и соединены с источником питания Vcc, a CLR-входы исходного состояния вышеупомянутых триггеров объединены и образуют второй вход интерполятора для подключения внешнего источника CLR-сигнала отрицательной полярности, прямые выходы вышеупомянутых триггеров образуют соответствующие выходы OUT TR интерполятора. 2 з.п. ф-лы, 1 ил.
Поиск патентов
Получить полное описание патента