|
На данной странице представлена ознакомительная часть выбранного Вами патента
Для получения более подробной информации о патенте (полное описание, формула изобретения и т.д.) Вам необходимо сделать заказ. Нажмите на «Корзину»
| ПОЛУПРОВОДНИКОВАЯ ИНТЕГРАЛЬНАЯ СХЕМА И СПОСОБ ПОДАЧИ НА НЕЕ НАГРУЖАЮЩЕГО НАПРЯЖЕНИЯ |  |
Номер публикации патента: 2121176 |  |
| Редакция МПК: | 6 | | Основные коды МПК: | G11C029/00 | | Аналоги изобретения: | 1. US 5119337 A, 02.06.92. 2. Мейзда Ф. Интегральные схемы, Технология и применения. - М.: Мир, 1981, с. 137, рис. 5.10. 3. US 4819212 A, 04.04.89. 4. US 4527254 A, 02.07.85. |
| Имя заявителя: | Самсунг Электроникс Ко., Лтд. (KR) | | Изобретатели: | Кю-Чан Ли (KR) | | Патентообладатели: | Самсунг Электроникс Ко., Лтд. (KR) | | Номер конвенционной заявки: | 4690/1994 | | Страна приоритета: | KR |
Реферат | |
Полупроводникавая интегральная схема со схемой нагружения и способ подачи нагружающего напряжения для обеспечения надежности устройства. Полупроводниковая интегральная схема содержит схему разрешения нагружения для генерирования сигнала разрешения в ходе операции проверки кристалла и разрешения операции проверки, схему подачи нагружающего напряжения для подачи первого нагружающего напряжения и второго нагружающего напряжения в ответ на выходной сигнал схемы разрешения нагружения в ходе операции проверки, и схему управления задержкой считывания для приема первого и второго нагружающих напряжений и задержки действия схемы управления усилителем считывания в ходе операции проверки. При операции проверки первое и второе нагружающие напряжения подаются на смежные друг с другом числовые шины в ответ на выходной сигнал схемы разрешения нагружения, а состояние выбранной числовой шиной ячейки памяти считывается в ответ на выходной сигнал схемы управления задержкой считывания. Технический результат: повышение надежности. 6 с. и 6 з.п. ф-лы, 7 ил.
|
Поиск патентов
Получить полное описание патента